TechInsights对华为Mate 80 Pro Max搭载的麒麟9030芯片进行了拆解分析，研究结果明确指出两点：

1. 中芯N+3工艺的晶体管密度（102MTr/mm²），确实不如三星和台积电之前的5nm工艺（不到125MTr/mm²）；

2. 中芯已在用DUV多重曝光技术硬缩最小金属间距，且已超过双重曝光的极限，目前采用的大概率是自对准四重曝光（SAQP）。

麒麟9030到底是靠什么工艺做出来的？中芯靠DUV多重曝光，到底能摸到什么水平，未来又该怎么冲击300MTr/mm²的晶体管密度（对标台积电的2nm工艺）？今天就把这件事讲透。

一、核心结论先摆好：没有EUV，也能冲300MTr/mm²

先给不懂参数的兄弟翻译下：300MTr/mm²是什么概念？简单说，就是在一平方毫米的硅片上，塞进3亿个晶体管。目前台积电3nm工艺的密度大概是267Tr/mm²，最先进的2nm工艺才能达到3亿以上的水平。

今天这篇内容的核心，就是解答一个问题：靠DUV多重曝光路线，在没有EUV光刻机的情况下，中芯到底能不能摸到300MTr/mm²以上的晶体管密度？

答案很明确：完全可行，而且技术路径已经规划得很清晰了。

关键参数与公式说明（通俗版）

首先得搞懂晶体管密度是怎么算的，不然容易被参数绕晕：

1.  计算逻辑：晶体管密度由「栅极节距」和「走线节距」（本文中取M2层走线）共同决定，N+3工艺的走线金属并不是最小节距金属；

2.  具体公式：1.474/(栅极节距×单元高度)，这个公式的权重分配是：60%来自覆盖3个栅极节距的4晶体管NAND单元，40%来自覆盖19个栅极节距的32晶体管触发器；

3.  关键节点变化：到了“2nm”节点，会切换到埋入式电源轨（BPR），这样能把单元高度从6走线降到5走线，进一步提升密度；

4.  节距匹配原则：老工艺节点中，M1节距可以比栅极节距小（比如是栅极节距的2/3），但EUV在36nm节距下会出现随机缺陷密度过高的问题，所以未来M1节距会放宽到和栅极节距一致；

5.  300MTr/mm²的核心条件：必须满足44nm栅极节距、22nm金属节距，再搭配埋入式电源轨实现5走线单元，才能达到这个密度目标。

二、两种DUV四重曝光技术路线：成本差一半，选对才是关键

要把最小金属间距缩到30nm以内，靠DUV不是简单“硬缩”就能实现的，目前业内已经有两种成熟方案，而且都是国内厂商的专利，咱们一个个说清楚，重点看成本和可行性。

方案一：Double SALELE——八块掩模硬出，成本拉满

先翻译术语：SALELE就是「自对准光刻-刻蚀-光刻-刻蚀」，比传统的双重曝光精度更高、更精准；Double SALELE，就是把SALELE流程做两次，直接实现四重曝光的效果。

流程其实不难懂，拆解成3步：

1.  第一次光刻刻蚀出第一组线，做好侧墙隔离，然后用第二块掩模切出需要的间隙；

2.  第三块掩模利用侧墙对位，刻出第二组线，第四块掩模切间隙——这就完成了第一轮SALELE；

3.  再重复一轮一模一样的流程，就能得到四倍密度的金属线。

这个方案的最大问题的就是：太费掩模了。光做金属线就需要4块掩模，切间隙还要再增加4块，总共要8块掩模，直接把生产成本拉满，显然不是最优解。

方案二：Double SADP——仅需4块掩模，成本砍半

这个方案本质是“级联两次自对准双重曝光（SADP）”，同样能实现四重曝光的效果，但掩模数量直接砍了一半，性价比明显更高。

流程更简单，3步就能完成：

1.  在芯轴上做第一层侧墙，切出间隙后完成第一次SADP，得到第一组金属线；

2.  再在第一层侧墙的侧壁上做第二层侧墙，填充间隙后再切间隙，这些间隙就成了第二组金属线；

3.  最后用第四块掩模单独做出宽金属线，整个流程就完成了。

核心优势：SADP一次就能把线密度翻一倍，切间隙的时候也能一次切两根，所以总掩模数从Double SALELE的8块降到4块，生产成本直接减半，是更适合规模化落地的方案。

三、必选项：对角线FSAV网格，不然通孔根本做不出来

当金属间距缩到30nm以下，新的问题又来了：通孔（就是连接不同层金属的“小洞”）怎么制作？

先给大家算个账：就算是最先进的High-NA EUV光刻机，其瑞利分辨率极限也只有15nm，而金属间距缩到30nm以下后，金属线宽会降到15nm以下，此时直接用光刻机打通孔，不仅达不到分辨率要求，随机缺陷（比如曝光光子不足，该曝光的地方没曝光）还会把芯片良率直接干没。

而且从实际需求来看，最小通孔间距本来就不需要做到和金属线间距一样小，布线也用不上这么密，所以「对角线通孔网格+全自对准通孔（FSAV）工艺」，就成了唯一的选择。

再说说掩模数量：如果用ArF浸没式DUV硬怼，最多需要4块掩模；但如果用对角线网格加LELE双重曝光，最多再加一块修边掩模就够了，比硬怼节省不少成本，也更易实现。

四、细节算账：切金属线的掩模，到底要多少块？

除了通孔，切金属线（就是把不需要的金属线切断，留出间隙）也很费掩模，这里给大家算清楚，不同方案的差异很明显：

1.  用Double SADP做M0和M2层：只需要2块切掩模就够了，最省成本；

2.  用Double SALELE：到最先进的1.xnm节点，最多需要4块切掩模；

3.  用SALELE做M1和M3层：最多也需要4块切掩模。

有意思的是，就算用DUV四重曝光技术，整体成本也比EUV双重曝光更低——这就是中芯坚持走DUV多重曝光路线的核心优势之一。

五、最终总账：路径选对了，掩模数量根本不会“炸”

最后把M0到M3所有金属层的掩模加起来算总账，结果很清晰：不同工艺方案在各节点的总掩模数量差异很大，选对路径就能控制成本。

结合各节点的掩模增量统计，核心结论有4点：

1.  双重SALELE方案的掩模数量，全程都比双重SADP方案多，Double SADP是更优选择；

2.  在N+6节点（M1节距44nm、M0/M2节距22nm），采用FSAV对角双重曝光+修整掩模，可节省3块掩模；

3.  最佳情况：从N+2到N+4，仅增加7块掩模，而且直到N+6，掩模总数量都保持不变，成本可控；

4.  最差情况：如果硬怼不规划路径，N+5之后掩模数量会持续增加，到N+6会高达18块，成本直接上天；

补充一点：N+5节点其实就是N+4节点的直接缩微版，不需要额外增加掩模，工艺过渡非常顺滑。

说白了：只要提前规划好几代节点的技术路线，掩模数量完全可控，生产成本也能扛得住，不用怕“越缩越贵”。

六、最后总结：没有EUV，照样能走通先进工艺

很多人都有一个误区：没有EUV光刻机，就做不出先进芯片工艺。但麒麟9030的拆解结果，给所有人证明了一件事：靠DUV多重曝光技术，再加上合理的技术规划，照样能摸到最先进节点的晶体管密度水平，路径已经走通了，接下来就是一步步落地的事。

对咱们普通人来说，不用过分纠结这种工艺什么时候能大规模量产。更值得关注的是：中国芯片行业不是只有“搞EUV”这一条路，这种在现有条件下另辟蹊径、啃下硬骨头的思路，才是最值钱的，也是中国芯片突破封锁的关键。

参考文献：https://semiwiki.com/semiconductor-services/techinsights/365118-forwarded-this-email-subscribe-here-for-more-kirin-9030-hints-at-smics-possible-paths-toward-300-mtr-mm2-without-euv/